icore3l_fpga_10
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icore3l_fpga_10 [2020/11/23 09:16] zgf |
icore3l_fpga_10 [2022/03/19 15:27] (当前版本) sean |
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| |技术支持电话|**0379-69926675-801**||| | |技术支持电话|**0379-69926675-801**||| | ||
| |技术支持邮件|Gingko@vip.163.com||| | |技术支持邮件|Gingko@vip.163.com||| | ||
| - | |技术论坛|http://www.eeschool.org||| | ||
| ^ 版本 ^ 日期 ^ 作者 ^ 修改内容 ^ | ^ 版本 ^ 日期 ^ 作者 ^ 修改内容 ^ | ||
| | V1.0 | 2020-11-23 | zgf | 初次建立 | | | V1.0 | 2020-11-23 | zgf | 初次建立 | | ||
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| * 本实验中参考时钟为clk_fpga(25MHz)，频率控制参数为cycle，占空比参数为puty_50和puty_20。频率为500KHz的波形计算公式为： | * 本实验中参考时钟为clk_fpga(25MHz)，频率控制参数为cycle，占空比参数为puty_50和puty_20。频率为500KHz的波形计算公式为： | ||
| * **25MHz/(cycle-1)=500K Hz;** | * **25MHz/(cycle-1)=500K Hz;** | ||
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| * 占空比为20%的周期参数计算公式为： | * 占空比为20%的周期参数计算公式为： | ||
| * **puty_20/cycle;** | * **puty_20/cycle;** | ||
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| * 占空比为50%的周期参数计算公式为： | * 占空比为50%的周期参数计算公式为： | ||
| * ** puty_50/cycle。** | * ** puty_50/cycle。** | ||
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| * 则输出信号的Verilog代码实现如下： | * 则输出信号的Verilog代码实现如下： | ||
| <code verilog> | <code verilog> | ||
icore3l_fpga_10.1606094184.txt.gz · 最后更改: 2020/11/23 09:16 由 zgf
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