2. 了解计数器
3. 掌握基础计数器的使用方法
4. 掌握 QuartusII 集成开发环境使用方法

1. iCore3 双核心板
2. Blaster（或相同功能）仿真器
3. Mico USB 线缆
4. QuartusII 开发平台
5. 装有 WIN XP（及更高版本）系统的计算机

计数器是Verilog代码设计中常用的控制方式。FPGA的逻辑设计包括组合逻辑和时序逻辑，而时序逻辑的控制基础就是对时钟周期计数。计数器以系统时钟的上升沿或者下降沿为触发条件，以系统时钟的上升沿为例，当时钟的上升沿到来时，寄存器进行加1操作。当加到设定的数值时，对寄存器清零，从新开始计数。如此便可以一定数目的系统时钟周期为周期，进行时序控制或者分频操作。

本次实验的设计是，计数器在每个时钟上升沿加一，达到设定值自动清零，重新开始计数。计数器计满时改变 LED 的状态（LED 闪烁），通过改变计数器的大小可以改变 LED 闪烁的频率。

2. 把仿真器与 iCore3 的 JTAG 调试口连接；
3. 把 iCore3 通过 Micro USB 线与计算机连接，为 iCore3 供电；
4. 打开本实验工程；
5. 打开 Signal_TapII 逻辑分析仪查看计数器变化；

看到 iCore3 双核心板上与 FPGA 相连的三色 LED（PCB 上标示为 FPGA▪LED）闪烁，打开 逻辑分析仪可以看到计数器的变化及 LED 信号的切换。