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icore3_fpga_6

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--- icore3_fpga_6 [2020/02/17 21:01]
zgf [三、实验原理]
+++ icore3_fpga_6 [2022/03/18 15:39] (当前版本)
sean
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 |技术支持电话|**0379-69926675-801**|||
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-|技术论坛|http://www.eeschool.org|||
 ^  版本  ^  日期  ^  作者  ^  修改内容  ^
 |  V1.0  |  2019-02-17  |  gingko  |  初次建立  |
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 ==== 一、 实验目的与意义 ====
-  -
   - 了解计数器
   - 掌握基础计数器的使用方法
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 ==== 二、 实验设备及平台 ====
-  - iCore3 双核心板
+  - iCore3 双核心板。[[https://item.taobao.com/item.htm?id=524229438677|点击购买]]
-  - Blaster（或相同功能）仿真器
+  - Blaster（或相同功能）仿真器。[[https://item.taobao.com/item.htm?id=554869837940|点击购买]]
-  - Mico USB 线缆
+  - Mico USB 线缆。
-  - QuartusII 开发平台
+  - QuartusII 开发平台。
-  - 装有 WIN XP（及更高版本）系统的计算机
+  - 装有 WIN XP（及更高版本）系统的计算机。
 ==== 三、 实验原理 ====
-计数器是Verilog代码设计中常用的控制方式。FPGA的逻辑设计包括组合逻辑和时序逻辑，而时序逻辑的控制基础就是对时钟周期计数。计数器以系统时钟的上升沿或者下降沿为触发条件，以系统时钟的上升沿为例，当时钟的上升沿到来时，寄存器进行加1操作。当加到设定的数值时，对寄存器清零，从新开始计数。如此便可以一定数目的系统时钟周期为周期，进行时序控制或者分频操作。
+  * 计数器是Verilog代码设计中常用的控制方式。FPGA的逻辑设计包括组合逻辑和时序逻辑，而时序逻辑的控制基础就是对时钟周期计数。计数器以系统时钟的上升沿或者下降沿为触发条件，以系统时钟的上升沿为例，当时钟的上升沿到来时，寄存器进行加1操作。当加到设定的数值时，对寄存器清零，从新开始计数。如此便可以一定数目的系统时钟周期为周期，进行时序控制或者分频操作。
+  * 本次实验的设计是，计数器在每个时钟上升沿加一，达到设定值自动清零，重新开始计数。计数器计满时改变 LED 的状态（LED 闪烁），通过改变计数器的大小可以改变 LED 闪烁的频率。
-本次实验的设计是，计数器在每个时钟上升沿加一，达到设定值自动清零，重新开始计数。计数器计满时改变 LED 的状态（LED 闪烁），通过改变计数器的大小可以改变 LED 闪烁的频率。
+{{ :icore3:icore3_fpga_6_1.png?direct |}}
+  * 从上图可以直观的看到，每当计数器加满1000 000，FPGA_LEDR的逻辑状态就发生反转，亦即LED闪烁。
 ==== 四、 实验步骤 ====
-  -
   - 把仿真器与 iCore3 的 JTAG 调试口连接；
   - 把 iCore3 通过 Micro USB 线与计算机连接，为 iCore3 供电；

icore3_fpga_6.1581944519.txt.gz · 最后更改: 2020/02/17 21:01 由 zgf