差别

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--- icore3lfpga_1 [2020/10/10 17:46]
zgf
+++ icore3lfpga_1 [2020/10/10 18:17] (当前版本)
zgf
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   * 利用HqFpga进行设计时，对每个新的设计需要建立与之对应的工程，用于保存设计的各种信息：目标器件，源文件、中间文件、设计结果等。
   * 通过单击“新建工程”按钮建立新工程。
-{{ :icore3l:icore3l_fpga_1_9.png?direc&750t |图 1-9	“新建工程”按钮}}
+{{ :icore3l:icore3l_fpga_1_9.png?direct&750 |图 1-9	“新建工程”按钮}}
   * 点击“新建工程”按钮，会弹出“新建工程”窗口，如图1-10中所示；在此窗口中可以设置工程存放路径、给工程命名，以及器件选型、设计输入格式选择等。
   * **注意：**
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 === 5、 打开工程 ===
   * 单击“打开工程”按钮，可以打开我们之前的设计，弹出窗口会默认显示我们最近编辑过的工程，点击“浏览”按钮可以找到默认界面中没有显示的工程。
-{{ :icore3l:icore3l_fpga_1_12.png?direct |图 1-12	也可以在主界面通过“打开工程”加载工程文件}}
+{{ :icore3l:icore3l_fpga_1_12.png?direct&750 |图 1-12	也可以在主界面通过“打开工程”加载工程文件}}
 === 6、 设计管理 ===
   * 如果需要新建源文件，可以点击界面左侧栏里的“设计管理”按钮，进入“设计管理器”界面，通过点击“新建文件”图标建立源文件；在编辑区输入编辑内容后可以点击“语法检查”按钮，检查语法错误。语法检查通过后，点击“保存”按钮，保存文件并命名，完成源文件的建立。
-{{ :icore3l:icore3l_fpga_1_13.png?direct |图 1-13 在“设计管理”界面输入和编辑源代码。}}
+{{ :icore3l:icore3l_fpga_1_13.png?direct&750 |图 1-13 在“设计管理”界面输入和编辑源代码。}}
 === 7、 工程属性 ===
   * 点击左侧栏的“工程属性”按钮，弹出工程属性信息，包括工程名、工作目录、器件选型、源文件等信息，如图1-14中所示；在此界面，可以很方便的进行修改目标器件型号、源文件的增删等操作。
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   * 点击左侧栏的“IP管理”按钮，弹出“IP Creator”窗口，此窗口内选择需要的IP核，点击右上角的“创建…”按钮，弹出IP核设置界面；设置好IP核相关参数，点击右下角的“生成IP…”，弹出IP核文件保存窗口；将IP核的模块名、文件名、输出目录设置好之后，点击“开始”按钮，即可完成对IP核的创建，如图1-15中数字所示操作顺序。
-{{ :icore3l:icore3l_fpga_1_15.png?direct |图 1-15 “IP管理”界面可添加和配置 IP核信息}}
+{{ :icore3l:icore3l_fpga_1_15.png?direct&750 |图 1-15 “IP管理”界面可添加和配置 IP核信息}}
 === 9、 添加约束 ===
 == 1）、物理约束 ==
   * “RTL综合”正常完成后，“设计实现”按钮激活，点击该按钮即可进行FPGA后端设计实现过程，如布局布线等。通常在设计实现之前，用户往往需要加入时序或者物理设计约束。添加约束时，用户可以通过HqFpga自带的约束编辑器新增、修改时序或物理约束。
   * 点击左侧栏里“物理约束”按钮，弹出的对话框中选择约束编辑器，然后点击确定，如图1-16所示。
-{{ :icore3l:icore3l_fpga_1_16.png?direct |图 1-16  通过点击“物理约束”按钮添加约束条件}}
+{{ :icore3l:icore3l_fpga_1_16.png?direct&750 |图 1-16  通过点击“物理约束”按钮添加约束条件}}
   * 之后弹出如下窗口，勾选1处的“全选”，然后点击2处的“启用”；或者直接单击3位置栏里的空白处。之后根据硬件信息在3处设置引脚绑定信息。最后点击4处的保存和5处的退出按钮。
-{{ :icore3l:icore3l_fpga_1_17.png?direct |图 1-17	通过“约束编辑器”绑定引脚信息}}
+{{ :icore3l:icore3l_fpga_1_17.png?direct&750 |图 1-17	通过“约束编辑器”绑定引脚信息}}
   * 在信号列表对应的位置栏下单击，会出现一个带“…”的框，点击那个框，会出现“选择端口位置”窗口，在“直观视图”界面，点击相应位置，然后点击确定，即可完成引脚的绑定。
 {{ :icore3l:icore3l_fpga_1_18.png?direct |图 1-18	点击相应位置绑定引脚}}
 == 2）、时序约束 ==
   * 点击左侧栏“时序约束”按钮，可对信号进行时序约束设置。点击之后，弹出如图1-19所示设置窗口，可以对时钟、输入输出信号进行相关设置。
-{{ :icore3l:icore3l_fpga_1_19.png?direct |图 1-19	“时序约束”按钮可添加时序约束条件}}
+{{ :icore3l:icore3l_fpga_1_19.png?direct&750 |图 1-19	“时序约束”按钮可添加时序约束条件}}
   * 以时钟信号为例，点击“增加”按钮，在“端口/引脚”栏单击，会出现一个带“...”的方框。
 {{ :icore3l:icore3l_fpga_1_20.png?direct |图 1-20	“时序约束”编辑界面}}

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