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icore3lfpga_1

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--- icore3lfpga_1 [2020/10/10 17:48]
zgf
+++ icore3lfpga_1 [2020/10/10 18:17] (当前版本)
zgf
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 === 5、 打开工程 ===
   * 单击“打开工程”按钮，可以打开我们之前的设计，弹出窗口会默认显示我们最近编辑过的工程，点击“浏览”按钮可以找到默认界面中没有显示的工程。
-{{ :icore3l:icore3l_fpga_1_12.png?direct |图 1-12	也可以在主界面通过“打开工程”加载工程文件}}
+{{ :icore3l:icore3l_fpga_1_12.png?direct&750 |图 1-12	也可以在主界面通过“打开工程”加载工程文件}}
 === 6、 设计管理 ===
   * 如果需要新建源文件，可以点击界面左侧栏里的“设计管理”按钮，进入“设计管理器”界面，通过点击“新建文件”图标建立源文件；在编辑区输入编辑内容后可以点击“语法检查”按钮，检查语法错误。语法检查通过后，点击“保存”按钮，保存文件并命名，完成源文件的建立。
-{{ :icore3l:icore3l_fpga_1_13.png?direct |图 1-13 在“设计管理”界面输入和编辑源代码。}}
+{{ :icore3l:icore3l_fpga_1_13.png?direct&750 |图 1-13 在“设计管理”界面输入和编辑源代码。}}
 === 7、 工程属性 ===
   * 点击左侧栏的“工程属性”按钮，弹出工程属性信息，包括工程名、工作目录、器件选型、源文件等信息，如图1-14中所示；在此界面，可以很方便的进行修改目标器件型号、源文件的增删等操作。
@@ 行 104: / 行 104: @@
 == 2）、时序约束 ==
   * 点击左侧栏“时序约束”按钮，可对信号进行时序约束设置。点击之后，弹出如图1-19所示设置窗口，可以对时钟、输入输出信号进行相关设置。
-{{ :icore3l:icore3l_fpga_1_19.png?direct |图 1-19	“时序约束”按钮可添加时序约束条件}}
+{{ :icore3l:icore3l_fpga_1_19.png?direct&750 |图 1-19	“时序约束”按钮可添加时序约束条件}}
   * 以时钟信号为例，点击“增加”按钮，在“端口/引脚”栏单击，会出现一个带“...”的方框。
 {{ :icore3l:icore3l_fpga_1_20.png?direct |图 1-20	“时序约束”编辑界面}}

icore3lfpga_1.1602323309.txt.gz · 最后更改: 2020/10/10 17:48 由 zgf