icore4tfpga_2
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icore4tfpga_2 [2020/02/18 01:08] zgf |
icore4tfpga_2 [2024/04/10 10:51] (当前版本) zhaowenzhe [一、 实验目的与意义] |
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| |技术支持电话|**0379-69926675-801**||| | |技术支持电话|**0379-69926675-801**||| | ||
| |技术支持邮件|Gingko@vip.163.com||| | |技术支持邮件|Gingko@vip.163.com||| | ||
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| ^ 版本 ^ 日期 ^ 作者 ^ 修改内容 ^ | ^ 版本 ^ 日期 ^ 作者 ^ 修改内容 ^ | ||
| | V1.0 | 2019-02-17 | gingko | 初次建立 | | | V1.0 | 2019-02-17 | gingko | 初次建立 | | ||
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| ==== 一、 实验目的与意义 ==== | ==== 一、 实验目的与意义 ==== | ||
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| - 了解Quartus新建工程方法 | - 了解Quartus新建工程方法 | ||
| - 了解Verilog语言描述功能模块的基本机构组成 | - 了解Verilog语言描述功能模块的基本机构组成 | ||
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| {{ :icore4t:icore4t_fpga_2_4.png?direct |图2.4}} | {{ :icore4t:icore4t_fpga_2_4.png?direct |图2.4}} | ||
| 4、在此界面选择工程存放的路径，设置工程名及顶层文件名称，如图2.5所示。 | 4、在此界面选择工程存放的路径，设置工程名及顶层文件名称，如图2.5所示。 | ||
| - | {{ :icore3t:icore4t_fpga_2_5.png?direct |图2.5}} | + | {{ :icore4t:icore4t_fpga_2_5.png?direct |图2.5}} |
| 5、此界面主要用来添加已经编辑好的模块文件，若没有直接下一步即可，如图2.6所示。 | 5、此界面主要用来添加已经编辑好的模块文件，若没有直接下一步即可，如图2.6所示。 | ||
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| 18、配置完成后点击编译按钮进行编译，如图2.19所示。 | 18、配置完成后点击编译按钮进行编译，如图2.19所示。 | ||
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| 19、编译通过后会出现下面界面，显示编译通过并显示工程运行所需要的资源信息，如图2.20所示。 | 19、编译通过后会出现下面界面，显示编译通过并显示工程运行所需要的资源信息，如图2.20所示。 | ||
| 注意：编译通过表示编写程序无语法问题，并不能代表程序功能没问题，功能是否满足需求需要在线调试。 | 注意：编译通过表示编写程序无语法问题，并不能代表程序功能没问题，功能是否满足需求需要在线调试。 | ||
| - | {{ :icore3:icore4t_fpga_2_20.png?direct |图2.20}} | + | {{ :icore4t:icore4t_fpga_2_20.png?direct |图2.20}} |
| 20、至此工程建立完成，接下来就可以进行分配引脚及调试工作了，后面会有相应介绍，在此就不多做说明。 | 20、至此工程建立完成，接下来就可以进行分配引脚及调试工作了，后面会有相应介绍，在此就不多做说明。 | ||
icore4tfpga_2.1581959298.txt.gz · 最后更改: 2020/02/18 01:08 由 zgf
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